TSMC expuso la densidad de defectos (D0) de su tecnología de proceso N2 en relación con sus predecesores en la misma etapa de mejora en su simposio de tecnología de América del Ártico esta semana. Según la compañía, la densidad de defectos está por debajo de la de los nodos de fabricación N3, N5 y N7. Encima, la diapositiva publicada por Cojín de la computadora Revela que N2 está a dos cuartos de la producción en masa, lo que significa que TSMC está en la pista para comenzar a hacer chips de clase de 2 Nm a fines del cuarto trimestre del cuarto trimestre de 2025, como se esperaba.

Aunque el N2 de TSMC es la primera tecnología de proceso de la compañía para adoptar transistores de nanocuos de la puerta de entrada (GAA), el nodo tiene una densidad de defectos más desvaloración que sus predecesores en la misma etapa de mejora, dos cuartos antiguamente de la producción en masa (MP). Los predecesores-N3/N3P, N5/N4 y N7/N6-se basaron en transistores FINFET conocidos. Entonces, a pesar de ser el primer nodo de TSMC utilizando transistores de nanocuques de GAA, la densidad de defectos N2 se está volviendo más rápido (bueno, más pronunciada) que la de sus predecesores antiguamente del hito de fabricación de stop barriguita (HVM).

La tabla traza la densidad de defectos contra el tiempo, que albarca desde tres cuartos antiguamente de la producción en masa en seis cuartos posteriormente de MP. En todos los nodos que se muestran (N7/N6 (verde), N5/N4 (violado), N3/N3p (rojo) y N2 (celeste), las densidades de defectos disminuyen significativamente como rampas de producción, aunque a diferentes tasas dependiendo de la complejidad del nodo. En particular, N5/N4 mostró la reducción de defectos tempranos más agresivos, mientras que N7/N6 mostró una progreso de rendimiento más continuo. La curva N2 comienza con niveles de defectos iniciales más altos que N5/N4 pero disminuye bruscamente, coincidiendo estrechamente con la trayectoria de reducción de defectos de N3/N3p.